انتساب پیوسته رویه ای
برای قرار دادن مقدار یک عبارت به صورت پیوسته و غالب در یک متغیر به کار می رود.
نتیجه این انتساب نسبت به انتساب رویه ای غالب است.
در فرایند تست و عیب یابی کاربرد دارد.
این انتساب به دو روش پیاده سازی می گردد:
•با کلمات کلیدی assign و deassign
•با کلمات کلیدی force و release
سمت راست حتماً reg و یا ترکیبی از reg ها است.
سمت چپ نمی تواند آرایه ای از reg ها باشد.
درون بلوک های رفتاری استفاده می شوند.
با کلمه assign مقدار مورد نظر به reg اعمال می شود.
با کلمه deassign مقدار reg مورد نظر به حالت قبل از به کار بردن assign بر می گردد.
سمت چپ می تواند متغیری از نوع reg و یا net باشد.
درون بلوک های رفتاری استفاده می شوند.
با کلمه force مقدار مورد نظر به متغیر اعمال می شود.
با کلمه release مقدار متغیر مورد نظر به حالت قبل از به کار بردن force بر می گردد.
در Verilog می توان مقادیر پارامتر ها را هنگام ترجمه عوض کرد.
این کار با استفاده از کلمه کلیدی defparam و یا هنگام فراخوانی ماژول صورت می گیرد.
مقدار پارامتر های هر ماژول را (با ذکر سلسله مراتب) می تواند تغییر دهد.
درون ساختار خود ماژول استفاده می شود.
برای آدرس دهی پارامترها، ساختار سلسله مراتبی به کار می رود.
شامل 28 اسلاید powerpoint
دانلود پاورپوینت تکنیک های مدل سازی
